軟核（Soft IP Core）是電子設計自動化（EDA）中的一個概念，指的是在綜合之前處於暫存器傳輸級（RTL）的模型，即在現場可程式門陣列（FPGA）設計中，軟核是對電路的硬體語言描述，包括邏輯描述、網表和相關的幫助文檔。
軟核只經過功能仿真，需要經過綜合和布局布線才能在實際的硬體中使用。軟核的優點是具有很高的靈活性和可移植性，允許用戶進行自定義配置。然而，由於軟核的設計只停留在高層次上，其對模組的預測性較低，可能在後續的設計中使用中存在錯誤的風險。
總的來說，軟核是一種可重用的IP模組，其使用者需要負責實際的實現和布圖。