以下是使用Vivado進行設計的基本步驟：
創建Vivado工程。啟動Vivado，點擊「Create Project」創建一個新工程；輸入工程名和保存路徑，確保路徑中不含中文字元；選擇工程類型為「RTL Project」並選擇目標語言為Verilog；根據使用的FPGA開發板選擇相應的器件。
創建Verilog HDL檔案。在工程創建後，添加或創建設計源檔案；使用「Add or create design sources」選項添加或創建檔案，例如命名為「run_led.v」；在「Define Module」中指定模組名稱為「run_led」，然後雙擊「run_led.v」打開並編寫代碼。
添加管腳約束和時序約束。添加或創建約束檔案，例如約束管腳的位置及時序要求。
生成BIT檔案。完成設計和約束後，生成BIT檔案，即配置檔案。
Vivado仿真。在將設計上傳到硬體之前，可以使用Vivado的仿真工具進行仿真測試。
上板測試。將生成的BIT檔案下載到FPGA開發板上進行實際測試。
此外，可以使用第三方代碼編輯器和仿真軟體來提高設計效率。例如，可以關聯Notepad++等第三方編輯器來編寫代碼，或使用XSim等第三方仿真工具進行仿真測試。這些步驟提供了一個基本的框架，用於在Vivado中設計和測試FPGA項目。根據具體需求，可能還需要進行額外的配置和最佳化。