在Verilog HDL中，`parameter`用於定義常量，類似於標識符形式的符號常量，可以提高程式的可讀性和可維護性。`parameter`可以定義在模組內部或外部，通常用於定義位寬或時間延遲。
例如，可以使用`parameter`來定義一個位寬為32位的常數，或者在一個模組中定義多個參數，如`parameter ADD=2'd1`，然後在另一個模組中引用這個參數，如`module param_odef #(parameter ADD2 = ADD)`。
在模組調用時，可以通過參數傳遞來修改模組內的參數值，有兩種方式可以實現參數傳遞，一種是按照`parameter`定義參數在模組中出現的順序直接傳遞參數值，另一種是通過參數名稱。
此外，`parameter`與`define`不同，`define`是在編譯之前預處理，而`parameter`是在編譯過程中完成替換。`defparam`是Verilog HDL中的一個關鍵字，用於在點對點調用時修改下層模組的參數，從而實現參數化調用。