在Verilog中，`reg`關鍵字用於聲明暫存器類型的變數，這些變數代表存儲單元，可以在沒有輸入的情況下保持其值。`reg`變數通常在過程賦值語句（如`initial`或`always`塊）中使用。與`wire`類型不同，`wire`用於連續賦值，對應於物理連線，其值由驅動它的模組決定。
以下是`reg`的一些用法和特點：
存儲單元：`reg`表示存儲單元，可以在沒有輸入的情況下保持其值，直到被新的值改寫。這意味著`reg`變數不需要時鐘信號，也不一定需要驅動源。
過程賦值：`reg`變數通常在過程賦值語句中使用，如`always`塊中。這些賦值可以在特定條件下觸發，例如時鐘邊沿或信號的高/低電平，從而建模不同的硬體結構，如觸發器或鎖存器。
默認初始值：未初始化的`reg`變數默認初始值為`x`（不定值）。這與`wire`不同，後者若無驅動器連線，其值為`z`。
向量聲明：當位寬大於1時，可以使用向量形式的`reg`。例如，聲明一個4位的暫存器`reg [3:0] counter;`。同樣，可以聲明不同位寬的`wire`類型變數。
向量域選擇：Verilog支持可變的向量域選擇，允許從更大的暫存器或線型變數中提取特定的位或位組。例如，可以創建一個新的線型變數`wire [9:0] data_low = data[0:9];`。
循環和條件語句：在`always`塊中，可以使用循環和條件語句來操作`reg`變數，這些操作可以根據需要建模複雜的硬體行為。
總結來說，`reg`在Verilog中用於聲明暫存器類型的變數，它們代表存儲單元，可以在沒有輸入的情況下保持其值，並且在過程賦值語句中使用。